fpga流水线设计思想_fpga视频容易入门

全栈程序员-站长 • 2022年8月14日上午7:46 • 未分类 • 阅读 1

大家好，又见面了，我是你们的朋友全栈君。如果您正在找激活码,请点击查看最新教程,关注关注公众号 “全栈程序员社区” 获取激活教程,可能之前旧版本教程已经失效.最新Idea2022.1教程亲测有效,一键激活。

Jetbrains全系列IDE使用 1年只要46元售后保障童叟无欺

流水线设计的思想来源是高流量，也就是说时间延迟固定的情况下尽可能的产生高的流量，使得整体的信号传输速率得到提升。

这一概念我是最早在《高级FPGA设计——结构、实现和优化》（Steve Kilts）一书中接触到的。作者在书中提到，高流量设计的抽象术语就是“流水线”。

作者指出：流水线设计的优越性是新数据在前面的数据完成之前就可以进行处理。并给出一个例子，硬件实现计算一个数的三次方。

这给出设计代码，用于下文分析比较。

1.类似于软件的递归算法实现（非流水线结构）

`timescale 1ns / 1ps
//
// Company: 
// Engineer: 
// 
// Create Date: 2022/01/21 15:59:20
// Design Name: 
// Module Name: test
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 实现计算一个数的三次方,采用非流水线的方式
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//

module power3(
output reg [7:0]  XPower,
output            finished,
input       [7:0] X,
input             clk, start     //the duration of start is  a single clock
);    

reg [7:0] ncount;

assign finished=(ncount==0);

always@(posedge clk)
 if (start) begin 
    XPower <=X;
    ncount<=2;
 end
 else if (!finished)  begin 
      ncount<=ncount-1;
      XPower <=XPower*X;

end

endmodule

2.流水线结构

module power3(
   output  reg  [7:0] XPower,
   input               clk,
   input         [7:0] X 
);

reg   [7:0]  XPower1, XPower2;
reg   [7:0]  X1, X2;

//两级流水操作
always@(posedge clk) begin
// Pipeline stage 1
    X1     <= X;
    XPower1<= X;
// Pipeline stage 2
    X2     <= X1;
    XPower2<= XPower1*X1;
//  Pipeline stage 3 
    XPower<= XPower2*X2;
end
endmodule

有了设计代码，下面就是比较分析，在硬件层面上究竟两者有啥区别呢？速度？占用资源？是否有差别呢？

在vivado中将两者综合并分析比较。

fpga流水线设计思想_fpga视频容易入门