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altera 的触发器是 低电平触发，所以建议使用 rst_n，
xilinx 的触发器是 高电平触发，所以建议使用 rst， 如果是 rst_n,则会增加额外的非逻辑
xilinx推荐 ： 由于 rst 是一个高扇出网络，所以要尽量减少 rst 的使用，扇出太大会导致时序收敛困难。
参考：https://blog.csdn.net/maowang1234588/article/details/103510605
根据 FF重置后的值 和 敏感信号列表中是否有 rst（异步触发），实际的器件会被例化成下面四种原语 (ff设置不同，例化名字不同)
FDSE ： rst 之后是 1，rst 作为一个判断信号，不添加到敏感信号中，同步触发
FDRE ： rst 之后是 0，rst 作为一个判断信号，不添加到敏感信号中，同步触发
FDPE ： rst 之后是 1，rst 添加到敏感信号中，异步触发
FDCE ： rst 之后是 0，rst 添加到敏感信号中，异步触发
always @(posedge clk ) //fdse
if(rst)
begin
cnt3 <= 'hffff;
end
else
begin
cnt3 <= cnt3+1;
end
always @(posedge clk) //fdre
begin
cnt1 <= cnt1+1;
end
always @(posedge clk or posedge rst) //fdpe
if(rst)
begin
cnt2 <= 'hffff;
end
else
begin
cnt2 <= cnt2+1;
end
always @(posedge clk or posedge rst) //fdce
if(rst_n)
begin
cnt <= 'h0;
end
else
begin
cnt <= cnt+1;
end 
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