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不断完善。
1、VHDL是没有&&、||、！这几个逻辑运算符，而Verilog HDL是有的。
2、VHDL是采用 and、or、not、nor、xor进行位运算的，而Verilog HDL则是与C/C++相同采用: &、|、~、^、^~。
3、VHDL的关系运算中等于和不等于分别是： = ，/= ,而Verilog中是 ==，！=。
4、VHDL的连接运算符是&，用来连接不同的位/矢量，而Verilog HDL中使用的是{， ， }的方式。
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