veriloghdl和vhdl比较_强和比较强哪个更强一些1.列表verilogVHDL`includeLIBRARYIEEEmoduleENTITYarchitectureprocessalwayswire/regsignalassign<==阻塞-组合逻辑<=非阻塞-时序逻辑clk’eventandclk=‘1’posedge
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| verilog | VHDL |
|---|---|
| `include | LIBRARY IEEE |
| module | ENTITY |
| architecture | |
| always | process |
| wire/reg | signal |
| assign | <= |
| =阻塞-组合逻辑 | |
| <=非阻塞-时序逻辑 | |
| posedge clk(negedge) | clk’event and clk= ‘1’ |
图例来源网络，有空可以敲一遍
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