异步FIFO—Verilog实现

 四、同步化分析

由于是异步FIFO的设计，读写时钟不一样，在产生读空信号和写满信号时，会涉及到跨时钟域的问题，如何解决？

　　跨时钟域的问题：由于读指针是属于读时钟域的，写指针是属于写时钟域的，而异步FIFO的读写时钟域不同，是异步的，要是将读时钟域的读指针与写时钟域的写指针不做任何处理直接比较肯定是错误的，因此我们需要进行同步处理以后仔进行比较

　　解决方法：
加两级寄存器同步 + 格雷码（目的都是消除亚稳态）

 

1.使用异步信号进行使用的时候，好的设计都会对异步信号进行同步处理，同步一般采用多级D触发器级联处理，如下图。这种模型大部分资料都说的是第一级寄存器产生亚稳态后，第二级寄存器稳定输出概率为90%，第三极寄存器稳定输出的概率为99%，如果亚稳态跟随电路一直传递下去，那就会另自我修护能力较弱的系统直接崩溃。

 

2.将一个二进制的计数值从一个时钟域同步到另一个时钟域的时候很容易出现问题，因为采用二进制计数器时所有位都可能同时变化，在同一个时钟沿同步多个信号的变化会产生亚稳态问题。而使用格雷码只有一位变化，因此在两个时钟域间同步多个位不会产生问题。所以需要一个二进制到gray码的转换电路，将地址值转换为相应的gray码，然后将该gray码同步到另一个时钟域进行对比，作为空满状态的检测。

那么，多位二进制码如何转化为格雷码？

 

换一种描述方法：

verilog代码实现就一句：assign  gray_code = (bin_code>>1)  ^  bin_code;

 使用gray码解决了一个问题，但同时也带来另一个问题，即在格雷码域如何判断空与满。 

这里直接给出结论：

　　判断读空时：需要读时钟域的格雷码rgray_next和被同步到读时钟域的写指针rd2_wp每一位完全相同;

　　判断写满时：需要写时钟域的格雷码wgray_next和被同步到写时钟域的读指针wr2_rp高两位不相同，其余各位完全相同；

assign full = (wr_addr_gray == {~(rd_addr_gray_d2[addr_width-:2]),rd_addr_gray_d2[addr_width-2:0]}) ;//高两位不同 assign empty = ( rd_addr_gray == wr_addr_gray_d2 );

五、Verilog实现

module fifo_async#( parameter data_width = 16, parameter data_depth = 256, parameter addr_width = 8 ) ( input rst, input wr_clk, input wr_en, input [data_width-1:0] din, input rd_clk, input rd_en, output reg valid, output reg [data_width-1:0] dout, output empty, output full ); reg [addr_width:0] wr_addr_ptr;//地址指针，比地址多一位，MSB用于检测在同一圈 reg [addr_width:0] rd_addr_ptr; wire [addr_width-1:0] wr_addr;//RAM 地址 wire [addr_width-1:0] rd_addr; wire [addr_width:0] wr_addr_gray;//地址指针对应的格雷码 reg [addr_width:0] wr_addr_gray_d1; reg [addr_width:0] wr_addr_gray_d2; wire [addr_width:0] rd_addr_gray; reg [addr_width:0] rd_addr_gray_d1; reg [addr_width:0] rd_addr_gray_d2; reg [data_width-1:0] fifo_ram [data_depth-1:0]; //=========================================================write fifo  genvar i; generate for(i = 0; i < data_depth; i = i + 1 ) begin:fifo_init always@(posedge wr_clk or posedge rst) begin if(rst) fifo_ram[i] <= 'h0;//fifo复位后输出总线上是0，并非ram中真的复位。可无 else if(wr_en && (~full)) fifo_ram[wr_addr] <= din; else fifo_ram[wr_addr] <= fifo_ram[wr_addr]; end end endgenerate //========================================================read_fifo always@(posedge rd_clk or posedge rst) begin if(rst) begin dout <= 'h0; valid <= 1'b0; end else if(rd_en && (~empty)) begin dout <= fifo_ram[rd_addr]; valid <= 1'b1; end else begin dout <= 'h0;//fifo复位后输出总线上是0，并非ram中真的复位，只是让总线为0； valid <= 1'b0; end end assign wr_addr = wr_addr_ptr[addr_width-1-:addr_width]; assign rd_addr = rd_addr_ptr[addr_width-1-:addr_width]; //=============================================================格雷码同步化 always@(posedge wr_clk ) begin rd_addr_gray_d1 <= rd_addr_gray; rd_addr_gray_d2 <= rd_addr_gray_d1; end always@(posedge wr_clk or posedge rst) begin if(rst) wr_addr_ptr <= 'h0; else if(wr_en && (~full)) wr_addr_ptr <= wr_addr_ptr + 1; else wr_addr_ptr <= wr_addr_ptr; end //=========================================================rd_clk always@(posedge rd_clk ) begin wr_addr_gray_d1 <= wr_addr_gray; wr_addr_gray_d2 <= wr_addr_gray_d1; end always@(posedge rd_clk or posedge rst) begin if(rst) rd_addr_ptr <= 'h0; else if(rd_en && (~empty)) rd_addr_ptr <= rd_addr_ptr + 1; else rd_addr_ptr <= rd_addr_ptr; end //========================================================== translation gary code assign wr_addr_gray = (wr_addr_ptr >> 1) ^ wr_addr_ptr; assign rd_addr_gray = (rd_addr_ptr >> 1) ^ rd_addr_ptr; assign full = (wr_addr_gray == {~(rd_addr_gray_d2[addr_width-:2]),rd_addr_gray_d2[addr_width-2:0]}) ;//高两位不同 assign empty = ( rd_addr_gray == wr_addr_gray_d2 ); endmodule

六、重要补充

关于格雷码减小亚稳态，如果读写时钟差距过大，从快时钟域同步到慢时钟域的信号，时钟捕获的相邻两个数据变化并不是只有一个bit位的改变，可能导致格雷码失去原来的意义，嗯，目前的理解是这样。