最近在看系统时钟，网上找了几篇关于锁相环资料，拼了一篇文档，觉得自己看明白了，分享出来
（一）
PLL(锁相环)电路原理
在通信机等所使用的振荡电路，其所要求的频率范围要广，且频率的稳定度要高。无论多好的LC振荡电路，其频率的稳定度，都无法与晶体振荡电路比较。但是，晶体振荡器除了可以使用数字电路分频以外，其频率几乎无法改变。如果采用PLL(锁相环)(相位锁栓回路，PhaseLockedLoop)技术，除了可以得到较广的振荡频率范围以外，其频率的稳定度也很高。此一技术常使用于收音机，电视机的调谐电路上，以及CD唱盘上的电路。
一 PLL(锁相环)电路的基本构成
PLL(锁相环)电路的概要
图1所示的为PLL(锁相环)电路的基本方块图。此所使用的基准信号为稳定度很高的晶体振荡电路信号。
此一电路的中心为相位此较器。相位比较器可以将基准信号与VCO (Voltage Controlled Oscillator……电压控制振荡器)的相位比较。如果此两个信号之间有相位差存在时，便会产生相位误差信号输出。
(将VCO的振荡频率与基准频率比较，利用反馈电路的控制，使两者的频率为一致。)
利用此一误差信号，可以控制VCO的振荡频率，使VCO的相位与基准信号的相位(也即是频率)成为一致。
相位比较器的工作原理
此所说明的相位比较器为相位．频率比较器(PFC：Phase-Frequency Comparator)之型式，后述之LSIMCP便内藏有此一电路。
此一型式的相位此较器并非只做相位的比较，也即是，并非只做之比较，在频率f不同的场合，也可以做为频率比较器工作原理。
所谓相位差利时△与时间t的关系为
在只做相位检出的场合，例如，可能分辨不出是延迟300°或前进60°。可是，在相位-频率比较器中，如果fr>fo则被视为是相位延迟。
回路滤波器的选择方法
回路滤波器的时间常数与PLL(锁相环)控制的良否有很大的关系。其详细的计算方法虽然不在此说明，但是，基准频率fr为l0kHz时，输往回路滤波器的脉波周期为0.1mS。
为了保持电压值VR而增大回路滤波器的时间常数时，便无法追踪VCO的振荡频率的变化。如果时间常数太小时，会在VR上出现涟波，使PLL(锁相环)的稳定度恶化。
因此，根据经验，回路滤波器的时间常数，选择大约为基准频率的周期(1/fr)的数百倍。在此选择约为数十mS。
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(二)
TMS320F28l2处理器的片上晶振和锁相环模块为内核及外设提供时钟信号，并且控制器件的低功耗工作模式。片上晶振模块允许使用2种方式为器件提供时钟，即采用内部振荡器或外部时钟源。如果使用内部振荡器，必须在XI/XCLKIN和X2这两个引脚之间连接一个石英晶体，一般选用30MHz。如果采用外部时钟，可以将输人的时钟信号直接接到XI/XCLKIN引脚上，而X2悬空，不使用内部振荡器。晶体振荡器及锁相环模块结构如图1 所示。
图1 晶体振荡器及锁相环模块
外部XPLLDIS引脚可以选择系统的时钟源。当XPLLDIS为低电平时，系统直接采用外部时钟或外部晶振作为系统时钟；当XPLLDIS为高电平时，外部时钟经过PLL倍频后为系统提供时钟。系统可以通过锁相环控制寄存器来选择锁相环的工作模式和倍频的系数。表1列出了锁相环配置模式。
表1 锁相环配置模式
锁相环模块除了为C28x内核提供时钟外，还通过系统时钟输出提供快速和慢速2种外设时钟，如图2所示。而系统时钟主要通过外部引脚XPLLDIS及锁相环控制寄存器进行控制。因此，在系统采用外部时钟并使能PLL（XPLLDIS＝1）的情况下，可以通过软件设置C28x内核的时钟输人。
图2 处理器内部时钟电路
如果XPLLDIS为高电平，使能芯片内部锁相环电路，则可以通过控制寄存器PLLCR软件设置系统的工作频率。但要注意，在通过软件改变系统的工作频率时，必须等待系统时钟稳定后才可以继续完成其他操作。此外，还可以通过外设时钟控制寄存器使能外设时钟。在具体的应用中，为降低系统功耗，不使用的外设最好将其时钟禁止。外设时钟包括快速外设和慢速外设两种，分别通过HISPCP和LOSPCP寄存器进行设置。下面给出改变锁相环倍频系数和外设时钟的具体应用程序。
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