一个完整的VHDL程序包括实体(Entity)，结构体(Architecture)，配置(Configuration)，包集合(Package)，库(Library)5个部分。在VHDL程序中，实体和结构体这两个基本结构是必须的，他们可以构成最简单的VHDL程序。实体用于描述电路器件的外部特性；结构体用于描述电路器件的内部逻辑功能或电路结构；包集合存放各设计模块都能共享的数据类型、常数和子程序等；配置用于从库中选取所需单元来组成系统设计的不同版本；库用于存放已经编译的实体、结构体、包集合和配置。
一，实体
实体是VHDL程序设计的基础单元。实体声明对设计实体与外部电路的端口描述，以及定义所有输入和输出端口的基本性质，是实体对外的一个通信界面。实体声明以entity开始，由end entity 或 end 结束，关键词不区分大小写。实体声明语句结构如下：
1，实体名：一般由用户定义，最好能体现功能；
2，类属参量：是一个可选项；它是一种端口界面常数，常用来规定端口的大小、实体中元件的数目及实体的定时特性等。类属参量的值可由实体的外部提供，用户可以从外面通过重新设定类属参量来改变一个实体或一个元件内部电路结构和规模。
二，结构体
三，库
库用来存储已经完成的程序包等VHDL设计和数据，包含各类包定义、实体、机构体等。在VHDL库中，库的说明总是放在设计单元的最前面。这样，设计单元内的语句就可以使用库中的数据，便于用户共享已经编译的设计结果。
- STD_LOGIC_1164:标准逻辑类型和相应函数；
- STD_LOGIC_ARITH:数学函数；
- STD_LOGIC_SIGNED:符号数学函数；
- STD_LOGIC_UNSIGNED:无符号数学函数；
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